台积电，三星持续攻克高端芯片制程，从5nm到4nm，再往下发展的3nm也在今年实现量产，然后到2025年量产2nm，甚至三星已经规划了2027年造出1.4nm芯片。可随着芯片制程的不断发展，越往下越难突破。

    如果使用先进封装，或带来更多的性能提升。业内对先进封装芯片有怎样的探索呢？先进封装能延续摩尔定律吗？

先进封装芯片的探索

    芯片遍布生活中的各个角落，在一些领域对芯片的制程是有很大要求的。比如智能手机产品，市面上的高端旗舰手机几乎都搭载5nm，4nm制程的处理器。

    指甲盖大小的芯片就能集成上百亿根晶体管，在有限的手机主板面积中发挥强劲的性能表现。由于手机主板面积非常宝贵，所以要想提升芯片的性能，在同样的芯片尺寸范围内，只能提高芯片制程工艺，增大晶体管密度，让芯片容纳更多的晶体管。

    只是未来的芯片制程会越来越难突破，而且成本也会增加。那么有没有既能节约成本，又能确保芯片性能提升的方式呢？

    或许先进封装是一个方向。用先进的封装技术来改变芯片搭载，布控方式。行业内探索的“芯粒”“芯片堆叠”等技术其实都是先进封装的一种。而根据形式类别的不同，会分为平面的2D和立体的3D封装技术。

    台积电已经在大力探索先进封装，并帮助客户成功造出全球首颗3D封装芯片。大致来看，台积电是帮助名为Graphcore的厂商生产出IPU芯片，芯片的名称为“Bow”。

    Bow单个封装芯片中集成了600亿根晶体管，而且采用的是7nm工艺制程。如果是传统的单颗芯片，7nm能集成几十亿根晶体管已经很不容易了，可以说是突破7nm极限了。

    就算是5nm制程，市面上主流的芯片也仅仅集成一百多亿根晶体管。能做到600亿根晶体管的密度，完全得益于先进封装技术的支持。

    那么这是怎样的芯片封装技术呢？其实使用的是台积电SoIC-WoW技术，通过将两颗裸片上下叠加，上面的裸片负责供电和节能，下面的裸片保障运算和处理。在两颗裸片的3D封装效果下，性能叠加，算力和吞吐量都有所提升。

    其实这只是台积电先进封装技术的其中一项探索，还有为苹果公司生产的M1 Ultra采用的是InFO-LSI 封装。

    从芯片布局来看，是属于2D封装技术，两颗芯片被左右连接在一起，而非上下叠加。但带来的提升效果也是很明显的，M1 Ultra的晶体管数量高达1140亿根。

    台积电不仅仅掌握全球领先的芯片制程工艺，而且在先进封装产业上也进行了很深入的探索，成为先进封装行业的巨头。SoIC-WoW，InFO-LSI等封装技术的运用充分说明这条道路的可行性，只要台积电坚持发展下去，和行业伙伴们一起共研共创，想必能开创新的先进封装产业格局。

先进封装能延续摩尔定律吗？

    在传统的芯片制造路径中，是通过顶级的EUV光刻机，配合芯片制造商顶级的制程技术，造出高端制程芯片。

    只是不难发现，芯片制程工艺的突破速度已经放缓了。台积电在过去几年可以做到一年推出一代工艺，但是在2023年，台积电说好的3nm迟迟没有量产。三星已经量产出3nm，台积电却始终没有动静。

    还有消息称台积电是因为成本过高，舍弃了初代3nm的工艺。不管情况到底如何，台积电今年能否量产出3nm，都释放出一个信号，那就是台积电已经在放慢芯片制程突破的脚步了。

    即便今年量产出3nm，也需要两三年以后才能量产2nm，中间用数代3nm工艺升级版来填补制程空白。

    这样的表现和摩尔定律的核心观点是不符的，摩尔定律指出，集成电路可容纳的晶体管每隔两年会翻倍。简单来说就是芯片制程可以持续突破，没有尽头。

    业内传出不少摩尔定律终结的消息，那么先进封装能延续摩尔定律吗？从理论上来看 ，其实是有可能的。

    因为合二为一的芯片也算作一个整合，两颗被叠加组合使用的芯片有更大的芯片上限。甚至在智能汽车，显示器等大型终端设备中，可以容纳面积更大的芯片产品，不需要像智能手机终端一样，将芯片面积局限在有限的大小。

总结

先进封装正在成为台积电，三星等行业巨头积极探索的方向，用先进封装技术造出各类芯片，满足多样化的市场需求。当然，先进封装技术下如何解决芯片功耗，散热问题也需要下功夫，就看巨头们的表现了。